Circuito integrado tridimensional

Na eletrônica, um circuito integrado tridimensional (CI 3D) é um chip com duas ou mais camadas de componentes eletrônicos ativos, com integração horizontal e vertical em um único circuito. A indústria de semicondutores busca essa tecnologia de diferentes formas, mas ainda não é amplamente utilizada; e é exatamente por isso, que a definição é algo fluída, ou seja, ainda não totalmente definitiva.

Circuitos Integrados 3D vs Encapsulamento 3D

Encapsulamento 3D economiza espaço por empilhar chips individuais em um mesmo pacote. Esse tipo de encapsulamento, conhecido como System in Package (SiP) ou módulo multichip, não integra os chips em um único circuito. Os chips no encapsulamento se comunicam usando sinalização off-chip (fora do chip), como se fossem montados em encapsulamentos separados em uma placa de circuito impresso.

Chips 3D notáveis

Em 2004, a Intel apresentou uma versão da CPU Pentium 4.^[1] O chip foi produzido com duas matrizes usando o empilhamento face-a-face, o que permitiu uma estrutura densa. TSVs da parte traseira são usados para Entrada e Saída e suprimento de energia. Para floorplanning (representação esquemática dos blocos funcionais) 3D, os designers arranjaram manualmente os blocos funcionais em cada dado, com o objetivo de reduzir o consumo energético e aumentar o desempenho. Dividir blocos grandes e de alta energia, com um cuidadoso rearranjo, possibilita a limitação de focos termais. O design tridimensional possibilita um aumento de 15% na performance (devido à eliminação dos estágios de pipeline)) e 15% de economia energética (pela redução dos repetidores e diminuição da fiação), quando comparado com o Pentium 4 2D.

A CPU Polaris introduzida em 2007 pela Intel é um design experimental de 80 núcleos com memória empilhada. Por causa da grande demanda por largura de banda de memória, uma abordagem tradicional de Entrada/Saída de 10 a 25W (watts).^[2] Para aperfeiçoar esse aspecto, designers da Intel implementaram um barramento de memória baseado em TSV. Cada núcleo é conectado a um tile e memória na matriz da SRAM com uma ligação que fornece 12 GB/s de largura de banda, resultando em uma largura de banda total de 1 TB/s com o incrível consumo de 2.2 W.

Circuito integrado tridimensional de transistores de nanotubos de carbono

Este novo circuito integrado tridimensional combina duas nanotecnologias que pode aumentar dramaticamente a velocidade e a eficiência energética dos processadores. Este circuito tridimensional aborda os problemas do número limitado de conexões entre a memória e os circuitos lógicos^[3] e o número de transistores que podem caber em um chip dobra a cada dois anos, com um acompanhamento no desempenho^[4] simultaneamente, estendendo os circuitos de memória e lógica uns sobre os outros, em vez de lado a lado.^[5]

Referências

^{[1] [2]}

Leitura adicional

• Philip Garrou, Christopher Bower, Peter Ramm: Handbook of 3D Integration, Technology and Applications of 3D Integrated Circuits Vol. 1 and Vol. 2, Wiley-VCH, Weinheim 2008, ISBN 978-3-527-32034-9.
• Yuan Xie, Jason Cong, Sachin Sapatnekar: Three-Dimensional Integrated Circuit Design: Eda, Design And Microarchitectures, Publisher: Springer, ISBN 1-4419-0783-1, ISBN 978-1-4419-0783-7,978-1441907837, Publishing Date: Dec 2009

Ligações externas

• Samsung starts mass producing first 3D vertical NAND flash, August 2013.
• CEA Leti placed monolithic 3D as the next generation technology as alternative to dimension scaling, August 2013.
• Real World Technologies: 3D Integration: A Revolution in Design, May 2007
• Advancements in Stacked Chip Scale Packaging (S-CSP), Provides System-in-a-Package Functionality for Wireless and Handheld Applications White Paper^{[ligação inativa]}
• Evaluation for UV Laser Dicing Process and its Reliability for Various Designs of Stack Chip Scale Package White Paper^{[ligação inativa]}
• Peter Ramm, Armin Klumpp, Josef Weber, Maaike Taklo: "3D System-on-Chip Technologies for More than Moore Systems", Journal of Microsystem Technologies (2010)
• "Performance Benefits of Monolithically Stacked 3D-FPGA (invited)", Mingjie Lin, Abbas El Gamal, Yi-chang Lu, and Simon Wong, IEEE Transactions on Computer-aided Design of Integrated Circuits and Systems, Volume 26, Issue 2. 2007, 3D FPGA.
• 2010, "3D Integration Technology: Status and Application Development", Peter Ramm et al., Proc. ESSCIRC/ESSDERC 2010 Sevilla, Spain, p. 9-16 (IEEE Xplore 978-1-4244-6664-1/10 ©2010 IEEE).
• Achieving the 3rd Generation From 3D Packaging to 3D IC Architectures", By Lee Smith, Amkor Technology. This article originally appeared in Future Fab International Issue 34, July 6, 2010.^{[ligação inativa]}
• Advancements in Stacked Chip Scale Packaging (S-CSP), Provides System-in-a-Package Functionality for Wireless and Handheld Applications"^{[ligação inativa]}
• Evaluation for UV Laser Dicing Process and its Reliability for Various Designs of Stack Chip Scale Package"^{[ligação inativa]}
• Factors Affecting Electromigration and Current Carrying Capacity of Flip Chip and 3D IC Interconnects"^{[ligação inativa]}
• Joint Project for Mechanical Qualification of Next Generation High Density Package-on-Package (PoP) with Through Mold Via Technology"^{[ligação inativa]}
• High Density PoP (Package-on-Package) and Package Stacking Development"^{[ligação inativa]}
• Three-Dimensional Integration", Philip Garrou, James Lu and Peter Ramm, Handbook of Wafer Bonding, Wiley-VCH (2012), Chapter 15
• Monolithic 3D-ICs with Single Crystal Silicon Layers", Deepak C. Sekar and Zvi Or-Bach
• "Matrix preps 64-Mbyte write-once memory" EE Times. 2001, Monolithic write-once memory
• "MagnaChip, Tezzaron form partnership for 3D chips" EE Times. 2004, Wafer-to-wafer RAM
• "Ziptronix, Raytheon Prove 3-D Integration of 0.5 µm CMOS Device" Semiconductor International. 2007, Die-to-wafer focal plane array
• "Samsung Develops 30nm-class 32GB Green DDR3 for Next-generation Servers, Using TSV Package Technology". 2011, Stacked die DRAM
• "Three-dimensional SoCs perform for future". 2003, EE Design
• "3D Interconnect Technology Coming to Light". 2004, EDN
• "Three-Dimensional ICs Solve the Interconnect Paradox". 2005, Semiconductor International
• "Mapping progress in 3D IC integration". 2006, Solid State Technology
• "Vertical Stacking to Redefine Chip Design". 2007, Nikkei Electronics Asia
• "How Might 3-D ICs Come Together?". 2008, Semiconductor International
• "Integração 3D: um relatório do estado de desenvolvimento". 2009, Encapsulamento avançado (em inglês)
• "Global 3D Chips/3D IC Market to Reach US$5.2 Billion by 2015". 2010, PRWeb

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